当控制线READY=0时,应在()之间插入等待周期Tw。A.T1和T2之间B.T2和T3之间C.T3和T4之间D.任何时候

第1题：

当访问存储器或外设时，存储器或外设不能及时配合CPU传输数据时，存储器或外设通过“READY”信号在T3之前向CPU发出一个“数据未准备好”信号，CPU会在T3之前插入一个或多个等待时间周期。当存储器或外设准备好数据，通过“READY”发“准备好”信号，CPU接受此信号后，会自动脱离 TW状态进入T4状态。因此，插入多少个TW由“READY”信号决定。

第2题：

什么是8086CPU 的总线周期？ 它至少需要由几个T状态（时期周期）组成 ？ 在什么情况下需要在总线周期中插入等待周期 Tw ？ Tw 应插入在哪里 ？

第3题：

6、若在一个总线周期中，插入了3个等待周期TW，则在此总线周期中对READY信号进行了 次采样。

A．4

B．3

C．5

D．2

第4题：

8、8086微处理器一个总线周期由几个时钟周期组成？在ＣＰＵ访问内存时，如果内存速度慢，则需要插入１个或多个等待周期TW，它将插入到总线周期的哪个时钟周期之后？

第5题：

如果8086的主频为5MHz，总线周期中包含了4个Tw等待周期，该总线周期内对READY信号检测了（）次。

A．1

B．4

C．5

D．6